在VHDL中，PROCESS本身是（）语句。

1、在VHDL语言中，ARCHITECTURE中的语句都是（）执行的语句。

在VHDL语言中，ARCHITECTURE中的语句都是（）执行的语句。A顺序B并行C即可顺序也可并行D无法确定

2、在VHDL语言中，信号赋值语句使用的代入符是（）

在VHDL语言中，信号赋值语句使用的代入符是（）A=B：=C＜=D==

3、在VHDL中，可以用语句（）表示检测clock下降沿。

在VHDL中，可以用语句（）表示检测clock下降沿。Aclock’eventBclock’eventandclock=’1’Cclock=’0’Dclock’eventandclock=’0’

4、在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作

在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。AIFBTHENCANDDOR

5、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述

在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（）。AA、PROCESS为一无限循环语句BB、敏感信号发生更新时启动进程，执行完成后，等待下一...

6、在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句

在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，（）事先声明。A必须B不必C其类型要D其属性要