时序逻辑电路的清零端有效,则电路为()状态
- A计数
- B保持
- C置1
- D清0
1、D触发器组成的异步时序逻辑电路如题36图所示,该时序电路为()。
D触发器组成的异步时序逻辑电路如题36图所示,该时序电路为()。A四进制减法计算器B四进制加法计算器C八进制减法计算器D八进制加法计算器
时序逻辑电路时序电路的逻辑功能可以用()全面描述。A输出方程B输入方程C驱动方程D状态方程
3、时序逻辑电路测试通常用()来进行,()都接适当的脉冲信号,则称为“全动态测试
时序逻辑电路测试通常用()来进行,()都接适当的脉冲信号,则称为“全动态测试”。
时序逻辑电路的置数端有效,则电路为()状态。AA.计数BB.并行置数CC.置1DD.清0
时序逻辑电路的清零端有效,则电路为()状态。AA.计数BB.保持CC.置1DD.清0
时序逻辑电路的清零端有效,则电路为()状态。AA.计数BB.保持CC.置1DD.清0