当VC速率比AUG慢时，需进行（）。
- A正/零/负调整
- B正调整
- C负调整
- D零调整
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当存储器读写速度较慢时，需产生一个READY信号以实现与CPU的同步，CPU将在总线周期的（）时候采样该信号。AT2下降沿BT3下降沿CT2上升沿DT3上升沿
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STM-1的复用映射结构：STM-1----AUG----AU4----VC4---TUG3---TU2---TU12---VC12----C12（2M）。（）A正确B错误