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问题

在一个VHDL设计中Idata是一个信号,数据类型为std_logic_ve


在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。()。

  • Aidata<=“00001111”
  • Bidata<=b”0000_1111”
  • Cidata<=X”AB”
  • Didata<=B”21”
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分类:EDA技术题库,电子与通信技术题库
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